電気回路/HDL/Verilator の導入(C++モード)

(2010-10-30)ようやくVerilatorの本質が分かってきたので、記述を見直しました。marseeさんからの情報でVerilatorというフリーのツールを知ったので、自分のノートPCのcygwin環境に導入して、使ってみました。Verilatorはverilogで書かれた「論理合成可能な」モジ