FPGA開発日記
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AIにゼロからRISC-V CPUを作ってもらう (4. 単サイクル CPU コアの統合と Verilator の組合せループ問題)
msyksphinz.hatenablog.com 前回はデコーダと ALU を実装した。 今回は各モジュールを rv64i_core.sv に統合して単サイクル CPU を完成させ、 Verilator でビルドするまでの過程を記録する。 ビルド時に発生した組合せループ（UNOPTFLAT）の解決が今回の山場だ。 CPU コアの構造 rv64i_core.sv は単サイクル CPU の中核で…
