Vengineerの妄想

はじめに 生成AIにて、RISC-V CPUをRTLで書いて、テストベンチやテスト環境を作って、検証する これは、もうできるようになったようです。 でも、RTLを検証するためには、SystemVerilog Simulatorが必要。 オープンソースであれば、 Verilator があるからいいじゃん。ということになるが、生成AIなら、SystemVerilog Simul…